Audio-GD R1 MKIII - DAC R2R entièrement discret

1 pièce argent en stock et disponible immédiatement. Sinon : délai de livraison d'environ 2 semaines.
(Les appareils sont fabriqués à la main sur commande client)

Points forts

• Isolateur intégré pour une isolation complète de toutes les entrées, y compris USB, HDMI et SPDIF, ainsi que du processeur FPGA par rapport aux parties analogiques.

• Conception entièrement symétrique des parties analogiques avec transistors discrets.

• Alimentation séparée par transformateur R-Core, intégrant 7 alimentations linéaires ultra-rapides et deux alimentations purement Classe A.

• Conception DAC véritablement symétrique, intégrant 4 groupes de décodeurs DSD natifs entièrement discrets et symétriques, 8 groupes de décodeurs PCM R-2R entièrement discrets, et transfert asynchrone Amanero 384 32 bits / PCM384K / DSD512.

• L'USB transmet le signal IIS au processeur FPGA et reçoit le signal d'horloge du processeur FPGA, l'interface USB sans horloge de données intégrée, la transmission du signal est très précise, la qualité sonore est nettement améliorée.

• Le FPGA traite les données en mode parallèle. Les données IIS sont transmises en mode série, chaque transmission de données nécessitant un cycle d'horloge pour le traitement ou la transmission. Un cadre de données (comprenant les données L et R) nécessite 64 cycles d'horloge pour le traitement ou la transmission, ce qui fait que les données sont influencées par ces 64 cycles d'horloge.

• En mode de traitement et de transmission de données parallèles, un seul cycle d'horloge est nécessaire pour compléter le traitement et la transmission d'un cadre de données, ce qui permet d'éviter l'influence de la stabilité de l'horloge.

• L'entrée IIS (y compris USB et HDMI-IIS) est combinée en données parallèles doubles 32 bits après l'entrée, l'entrée SPDIF est combinée en données parallèles doubles 24 bits après le décodeur, et l'entrée DSD est combinée en données parallèles doubles 64 bits.

Avantages et inconvénients du DAC R-2R 

Avantages

1. Le R-2R ne convertit pas le signal d'horloge en signal de sortie.

2. Le R-2R est insensible au jitter, tandis que le convertisseur Delta-Sigma D/A est beaucoup plus sensible au jitter.

3. Le signal de sortie est beaucoup plus précis comparé au convertisseur Delta-Sigma D/A.

Inconvénients

1. Le facteur de distorsion harmonique est aujourd'hui extrêmement bon sur les puces Sigma-Delta ; les réseaux R2R sont également bons, mais pas aussi performants.

2. Les perturbations et la précision des résistances du réseau sont très difficiles à éviter et nécessitent une technologie complexe pour être corrigées.

Conception de base R-2R sur le marché

Le DAC R-2R est très populaire de nos jours et disponible depuis des kits DIY jusqu'aux produits haut de gamme.

Dans le segment DIY bas de gamme, la conception R-2R repose souvent sur une ancienne technologie développée il y a longtemps par MSB, incluant seulement le design basique du réseau R2R et non la merveilleuse correction de la technologie originale MSB. Ce design utilise des puces logiques de registres à décalage en mode série pour convertir les données en signal analogique. Les problèmes structurels de la technologie R2R sont inévitables, et la performance dépend uniquement de la précision des résistances du réseau.

Sur le marché haut de gamme, la conception R2R est beaucoup plus complexe et atteint la meilleure performance. Un simple réseau R2R ne suffit pas pour obtenir une bonne performance et qualité sonore ! Certains fabricants utilisent des registres à décalage. Une conception moins complexe et moins performante, basée sur des puces logiques traditionnelles fonctionnant en mode série pour corriger le réseau.

Un design bien meilleur utilise des résistances en mode parallèle. Un FPGA ultra-rapide contrôle et corrige le réseau R2R. Le mode de conception parallèle contrôle chaque bit individuellement, atteignant ainsi une performance inégalée. (En mode parallèle, un seul cycle d'horloge est nécessaire pour sortir toutes les données ; le mode série nécessite au moins 8 à 24 cycles d'horloge.) La conception parallèle est beaucoup plus complexe. Bien conçue, elle peut corriger chaque bit du réseau. La photo ci-dessous montre un design avec un tel FPGA, capable de corriger les imperfections inévitables des réseaux R2R causées par la tolérance des résistances et les glitches, pour obtenir la meilleure performance.


Précision des résistances du réseau (tolérance)

Beaucoup pensent que la tolérance des résistances dans le réseau est la plus importante pour obtenir la meilleure performance. Aujourd'hui, une résolution de 24 bits est la norme. Quelle tolérance est nécessaire pour atteindre une résolution de 24 bits ?
Avec 16 bits, la tolérance de 1/65536, soit 0,1 % (1/1000), est largement insuffisante, même une tolérance de 0,01 % (1/10000), la meilleure tolérance disponible aujourd'hui, ne peut pas traiter correctement les demandes en 16 bits ; nous ne parlons même pas de 24 bits !

La tolérance de la résistance ne résoudra jamais les imperfections d'un réseau. Cela nécessiterait des résistances avec une tolérance de 0,00001 % capables de gérer une résolution de 24 bits. Cela n'est possible que théoriquement, car les puces logiques discrètes ont déjà une impédance interne trop élevée et détruiraient la tolérance impossible d'une résistance.

La solution consiste à corriger les pistes et ne pas se fier uniquement à la tolérance des résistances. C'est une combinaison des deux : des résistances à ultra-faible tolérance, contrôlées par une technologie de correction avec un FPGA très rapide, sont appliquées dans notre conception.


L'importance du FPGA/CPLD

FPGA signifie Programmable Array Logic. Aujourd'hui, les FPGA sont utilisés dans de nombreux DAC haut de gamme, comme le populaire DAC ROCKNA WAVEDREAM.
Nous utilisons le FPGA dans nos produits DAC depuis 2008.
Le R-7 intègre 1 FPGA et 5 CPLD programmables pour séparer les différents circuits configurés et éviter les interruptions.

La conception matérielle interne est entièrement contrôlée par un logiciel complexe. Un grand avantage est que le logiciel dans le FPGA peut être facilement mis à jour pour offrir de nouvelles fonctionnalités ou améliorer les performances. Une telle conception est très flexible et pérenne !
　

Tâches FPGA/CPLD

1. L'interface SPDIF haute performance FPGA remplace les puces SPDIF traditionnelles comme DIR9001, WM8805 ou AK411X, qui offrent des performances inférieures comparées au FPGA.

2. Processus complet de re-clocking avec conception FIFO pour toutes les entrées. Cela synchronise complètement les données de sortie avec le signal d'horloge pour éviter tout jitter.

3. Suréchantillonnage intégré 2X, 4X et 8X avec filtres numériques et en plus 4 modes NOS différents (filtrage analogique 6dB uniquement). Vous pouvez ainsi le configurer selon vos préférences !

4. Conception spéciale intégrée pour simuler le son TDA1541A + SAA7220.

Spécifications